X86

Haswellと後継機でA20ラインをマスクすることはできますか？



Can A20 Line Still Be Masked Off Haswell



解決：

A20回線を無効にできないSkylakeプラットフォームが少なくとも1つあるようです。

テストとは別に、オンラインで見つけたSkylakeラップトップの最初の回路図（Acer Swift SF314-51）をピックアップしました。



A20GATE信号接続

上のこと 右 ECであり、 A20GATE + 3VSまで接続/プル。
私はこの回路図の記号にあまり精通していませんが、存在するA20GATEトレースはこれらだけであり、PCHへの接続はありません。



（データシートによると）PCHがA20ゲートエミュレーションをサポートしていないことを考慮すると、 これは、このプラットフォームにA20マスキング機能がないことを支持する強力な証拠のようです。 。

この推論は有効です iif私は回路図を正しく理解しました そこにあることを証明するだけです 存在する A20マスキングがもう存在しない最近のx86プラットフォーム。

誰かがより完全な答えを出すまで、私はこの質問に答えないままにしておきます。




VLWは、8259A INTRをLINTピンINTRに向けるLAPIC仮想ワイヤモードとは対照的に、ICH DMI / APICバスを介して8259AからのINTR入力をエミュレートする「IOAPIC仮想ワイヤモード」としてPCHの前から存在していました。 「PICモード」は、LAPICをBSP論理コアのINTRピンに直接バイパスしました。

そして、最初のPCHが到着したとき、Nehalem-EXのIbex Peakは、A20M＃が消えました。これは、PCHによってVLWA20M割り込みとしてのみエミュレートできるようになりました。VLWは、明らかに文書化されていないU2C（アンコアからコア）IDIオペコードであり、IntLog / Phyとは別のものです。 VLWは、2つのCPU LINTピンがすべてのLAPICによって共有されるのと同じ方法でUbox / IIOによって（および内部的にLAPICに）すべてのコアにブロードキャストされます（INTR、NMIなどの場合、1つのプロセッサのみがマスクされていないLINTエントリを持つ必要があります） （ExtIntとして））（およびこれらのLINTピンは8259Aから滲出するINTRおよびNMIソース（PCH / DRAM）に直接接続されますが、IOAPICメッセージはDMIを介して（以前はAPICバスを介して）移動するPCI VLWです）。 IOH SADには、VLWをさらにフィルタリングするためのQPIPNCBが含まれていましたが、現在はIIOに存在していると考えられます。 VLWは、仮想的に接続されているINTRのLINTピンのLVT LINTエントリに渡され、LAPICが無効になっている場合は、直接INTRに送られると思います。

A20GATEはECによってPCHに駆動されます。これにより、A20MVLWまたはA20M＃pre-PCH（ポート92hもトリガーできます＃A20M）。A20M＃は、LINTおよびの検出とは別のピンです。A20M＃はマクロ命令の境界で発生します。おそらく、VLWもすべてのコアに吸収され、マクロ命令の境界ですべての論理コアに割り込んでいます。 A20M割り込みMSROMハンドラーは、アドレスがラップラウンドするようにビットをマスクするようにAGUアドレス生成を変更する新しい設定を有効にして、現在のIPで命令フローをフラッシュして再起動するのと同じくらい簡単です。レベルセンシティブであるため、ディアサートされると別の割り込みが発生します。

このHaswellMでは、A20GATEはLPCインターフェイスのGA20としてまだここにあり、Skylake Uにもあります。その回路図に接続されているかどうかはわかりません。ワイヤにxがなく、方向性もありません。ネットタグがありますが、AG20GATEネットラベルがあり、接続されていることを示していますが、大きな青い種類の終端記号が何を表しているのか、ラベルの付いたワイヤと比較した場合との違いはわかりません。タグ記号とラベル。それが言うときA20M＃はサポートされていません。これは物理ピンを意味しますが、VLWを生成するIOAPICはサポートされています。 A20GATEパススルーがサポートされているため、これらのデバイスでA20マスキングを有効にできます。