verilogのいくつかの小さな知識ポイントのコレクション

Collection Some Small Knowledge Points Verilog

プログラムが十分に複雑で、プログラムを記述してから関連するテストベンチテストを実行するモジュールが1つしかない場合、これはより大きなプロジェクトを正常に完了するのに役立ちます。それらすべてを書き終えたら、トップレベルのテストに進みます。エラーが発生すると、それを見つけるのは非常に面倒です。一度実行すると時間がかかる場合があり、非常に非効率的です。 （フォローアップはこの記事に基づいて追加され続けます。プロジェクトの提案にコメントを追加することを歓迎します）

-提案-1：サブモジュールテストの利点

Write the module first, then set this module to the top level, and then immediately test this module. The top level can be set under setting--->general Some modules can be temporarily removed in files to complete the sub-module test.

-提案-2：包括的なレポートリソースは0です

If some ports of the output output are not assigned values, then the report generated after synthesis at this time will display 0 in the consumption resources. ![Insert picture description here](https://img-blog.csdnimg.cn/20190216111946853.?x-oss-process=image/watermark,type_ZmFuZ3poZW5naGVpdGk,shadow_10,text_aHR0cHM6Ly9ibG9nLmNzZG9pcmV0FF,size_colort_color2Nv0L2F16

-提案-3：ポートエラー

After manually changing the port of the top file, remember to change the port in the TB file.

-提案-4：modisimを​​再コンパイルします

Sometimes TB files may have syntax errors. At this time, quartus will not prompt, only modisim will prompt, so click. After checking where the syntax errors are under no design, then you don’t need to close modisim, in quartus’s TB file Make changes and save. At this time, return to modisim, he will prompt you to overwrite or reload, select reload, and then under the work directory, select the file in the work directory, right-click to recompile, click restart, and then click run all.

-提案-5：modisim実行のステップ長を1回変更します

すべて実行する代わりに実行をクリックすると、ステップの長さが進みます。

これを変更した後、再起動してください。

-提案-6：Modisim波形時間表示モードの調整