ザイリンクスIDDRプリミティブ

Xilinx Iddr Primitives

OPPOSITE_EDGE モード
従来の入力DDRソリューションまたはOPPOSITE_EDGEモードは、ILOGICモジュールの単一の入力によって実装されます。データは、クロックの立ち上がりエッジで出力Q1を介してFPGAロジックに提供され、クロックの立ち下がりエッジで出力Q2を介してFPGAロジックに提供されます。この構造は、Virtex-6FPGAの実装に似ています。図1に、OPPOSITE_EDGEモードを使用した入力DDRのタイミング図を示します。

SAME_EDGE モード
SAME_EDGEモードでは、データは同じクロックエッジでFPGAロジックに提示されます。この構造は、Virtex-6FPGAの実装に似ています。
図2に、SAME_EDGEモードを使用した入力DDRのタイミング図を示します。タイミング図では、出力ペアQ1とQ2は（0）と（1）ではなくなりました。対照的に、最初のペアはQ1（0）とQ2（ドントケア）を示し、次にクロックサイクル（1）と（2）の次のペアを示します。

SAME_EDGE_PIPELINED モード
SAME_EDGE_PIPELINEDモードでは、データは同じクロックエッジでFPGAロジックに提示されます。
SAME_EDGEモードとは異なり、データペアは1クロックサイクルで区切られていません。ただし、SAME_EDGEモードの分離効果を排除するには、追加のクロック遅延が必要です。図3に、SAME_EDGE_PIPELINEDモードを使用した入力DDRのタイミング図を示します。出力ペアQ1とQ2は、FPGAロジックに同時に提供されます。